www.pudn.com > UartLoop.rar > main.v, change:2013-06-28,size:552b


`timescale 1ns / 1ps 
/****************************************************************************** 
designer :openpuu.com 
data	   :2013.5.10 
version  :1.1 
name     :UartLoop
******************************************************************************/ 
module main(Clk,Rxd,Txd); 
input  Clk; 
input  Rxd; 
output Txd; 
 
wire IsRxdDone,IsTxdDone; 
wire [7:0]Din; 
 
 
UartRxd  U1 (.Clk(Clk),.Dout(Din),.IsDone(IsRxdDone),.Rxd(Rxd));//recieve 
UartTxd  U2 (.Clk(Clk),.IsSta(IsRxdDone),.IsDone(IsTxdDone),.Din(Din),.Txd(Txd)); //send 
endmodule