www.pudn.com > UART.zip > uart_test.v, change:2007-07-31,size:1012b


// uart_test.v 
`timescale 10ns/1ns 
module uart_test; 
    reg[7:0] senddata;						//发送一个字节的数据缓存区 
    reg WR_R1,WR_R2,WR_R3;					//控制产生一个发送的写信号 
    reg clock; 
    reg [7:0]recdata;						//接收缓存区 
    reg RI,TI,WR;							//接收、发送中断以及写控制信号				 
    wire clksend,clkrec;					//发送和接收的时钟频率 
    wire clk100M; 
    initial 
        begin 
         senddata=0; 
         recdata=0; 
         WR_R1=0; 
         WR_R2=0; 
         WR_R3=0; 
         RI=1; 
         TI=1; 
        end 
    always #10 clock=~clock; 
    rec   uartrec(							//实例化一个uart接收模块 
            .clk(clock), 
            .clkout(clkrec), 
            .Dataout(recdata), 
            .RXD(RXD), 
            .RI(RI) 
            ); 
 
 
send   uartsend(						//实例化一个uart的发送模块 
              .clk(clock), 
              .clkout(clksend), 
              .Datain(senddata), 
              .TXD(TXD), 
              .TI(TI), 
              .WR(WR) 
              ); 
endmodule